低功耗设计

集成电路的功耗问题

集成电路（根据其规模，现在常称之为“超大规模集成电路”）被发明以来的几十年时间里，它的集成度和速度都以指数的速率不断增长，摩尔定律对此现象有着粗略地估计。尽管多数专家承认这种增长最终会到达一个尽头，然而那时集成电路能够达到的性能尚不能清楚地预测。使用传统材料金属氧化物半导体场效应管（MOSFET）制成的器件可以达到6.3纳米的沟道宽度，而使用新型的碳纳米管作为栅极材料则可以获得几乎1纳米的沟道宽度。集成电路中器件高度密集，因此，其性能在很大程度上受到功耗问题的限制。得益于优化的器件设计，单个互补式金属氧化物半导体（CMOS）的功耗不断在降低，但是由于芯片的特征尺寸不断收缩，单位面积上的晶体管数量越来越多，因此个人电脑的功率耗散仍然以每年大约22%的比例增长。

集成电路芯片中包含了大量的电容性负载，它们有的是设计人员有意加入的（如CMOS的栅极-沟道电容），有的则是不希望得到的（如相邻但是未连接的导线之间产生的电容）。对于不希望得到的寄生电容，电路状态的改变，会给它带来一个通过相连的电阻器负载来充电、放电的过程，这一过程将会耗费电能。这一部分是电路状态切换造成的动态功耗。

随着电路尺寸的缩小，亚阈值电流的影响也会变得更加显著。对于最理想的晶体管，当栅极电压低于阈值电压（开启电压），晶体管处于截止区（亚阈值区），即表现为未导通状态，因此理论上电路逻辑状态稳定时不会有静态功耗。但是实际的MOSFET在截止区时，沟道中仍然有微量亚阈值电流通过，因此真实的电路存在静态功耗。虽然单个晶体管的亚阈值电流很小，但是由于超大规模集成电路含有大量的晶体管，因此总电流造成的功耗相当可观。

解决方案

由于亚阈值电流造成的功耗可以通过提高阈值电压和降低电源电压来降低。不过，这些方法会使电路的速度降低，因此一些现代的低功耗电路采用了双电源电压，在需要保证速度的关键路径上采用有利于运算速度的设计，而在非关键路径上使用低功耗电路。有的电路会使用不同阈值电压的晶体管来搭建，从而在尽可能保证性能不受太大损失的前提下降低整体功耗。

另一个降低晶体管静态功耗的方法是使用电源门控（英语：Power gating）：使用一组控制“休眠”的晶体管来让电路在没有工作时断电休息。这样，电路系统的某些部分可以在长时间内保持断电休眠，在需要时则给予一个“唤醒”信号使其开始执行特定的任务。一些使用电池或者太阳能供电的系统常常使用这样的策略。对于一些嵌入式系统，这种方法可以大大降低那些短时间工作模块的静态功耗。

对于逻辑状态切换时的功耗，则有两种途径予以缓解。第一种途径是降低电路的工作电压（如双电压中央处理器（英语：Dual-voltage CPU）那样），或降低状态切换时的电压变化。这一途径收电路内部热噪声的限制。这是因为，描述热噪声的特征电压分别与器件温度与波兹曼常数成正比，为了削弱噪声信号在整个电路信号中的比重，电路必须采取更大的状态切换电压增量。另一种途径是通过非阻性路径为容性负载提供电荷。

此外，还有一些技术可以减少电路在计算时状态切换的次数，从而降低总功耗，例如时钟门控可以停用那些在指定操作中不起作用电路成分的时间脉冲信号。甚至有些设计采取了极端的异步时序电路来避免使用时钟。

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